모집 부문

담당 업무

인원

근무지

자격 요건

RTL Design Verification Engineer

디지털 반도체 설계 검증 분야 엔지니어

00명

분당

야탑역

1. 전공: 전기, 전자, 컴퓨터공학, 소프트웨어, 정보통신 관련

2. Verilog HDL 사용 및 RTL 설계 경험자 우대

3. IDEC, ETRI 등에서 디지털 반도체 설계, 검증 관련 경험자 우대

4. 컴퓨터 구조, 디지털 설계관련 전공 과목 이수자 우대

5. C, C++, Perl Script 사용 경험 우대

(본사는 SystemVerilog, UVM 기본 교육과정을 가지고 있어 입사 시 교육 기회가 제공됩니다.)

근무 조건

1. 고용형태: 정규직(수습 3개월)

2. 대졸초임: 3,900만 원